電子元(yuan)器Y❌ELLOW网动漫🚩件電(dian)路布局(ju)的可靠(kao)性設計(jì)--跳線

    9. 6.1 電子線(xiàn)路的可(ke)靠性設(she)計原則(zé)
    采用各(gè)種電子(zǐ)元器件(jian)進行系(xì)統或整(zheng)機線路(lu)設計時(shí)，設計師(shi)㊙️不僅必(bi)須考慮(lǜ)如何實(shi)現規定(ding)的功能(neng)，而㊙️且應(ying)該考慮(lü)采用何(hé)🔅種設計(ji)方案才(cai)能充分(fen)發揮元(yuán)器件固(gù)有可靠(kao)性的潛(qián)力，提高(gao)系統或(huo)整機的(de)可靠性(xìng)水平。這(zhè)就是通(tōng)常📧所說(shuō)的可靠(kào)性設計(jì)。
    電子線(xiàn)路的可(ke)靠性設(shè)計是一(yī)個内容(rong)相當廣(guǎng)泛而具(jù)♊體👌的問(wèn)☁️題，采用(yong)不同類(lei)型的器(qì)件或者(zhě)要實現(xian)不同的(de)電路♋功(gōng)能，都會(huì)👄有不同(tóng)的可靠(kao)性設計(ji)考慮。這(zhè)🌐裏首先(xiān)給出電(dian)子線路(lu)可靠性(xìng)設計的(de)一些基(ji)本原則(ze)，在8.6.2節再(zai)🐇給出幾(jǐ)種具體(tǐ)電路的(de)設計規(guī)則。
    1. 簡化(huà)設計
由(yóu)于可靠(kào)性是電(dian)路複雜(za)性的函(hán)數，降低(di)電路的(de)複雜性(xing)可以相(xiang)應的提(ti)高電路(lù)的可靠(kao)性，所以(yi)，在實現(xian)規定功(gōng)能的前(qián)提下，應(ying)盡量使(shi)電路結(jie)構簡單(dan)，最大限(xiàn)度的減(jian)少所用(yòng)元器件(jian)的類型(xíng)和品種(zhǒng)，提高元(yuan)器件的(de)複用率(lü)。這是提(ti)高電路(lù)可🧡靠性(xing)的一🔱種(zhong)簡單而(ér)🚶‍♀️實用的(de)方法。
簡(jian)化設計(jì)的具體(tǐ)方案可(ke)以根據(jù)實際情(qíng)況來定(ding)，一🍓般🈲使(shǐ)用的方(fāng)法有：
    (1)多(duō)個通道(dao)共用一(yi)個電路(lù)或器件(jian)。
    (2)在保證(zheng)實現規(guī)定功能(neng)指标的(de)前提下(xià)，多采用(yòng)集成🏃🏻‍♂️電(dian)路，少采(cai)用分立(lì)器件，多(duo)采用規(guī)模較大(dà)的集成(cheng)電路，少(shao)采用規(gui)模較小(xiǎo)的集成(cheng)電路。集(ji)成度的(de)提高可(kě)以減少(shao)元器件(jiàn)💛之間的(de)連線、接(jie)點以及(ji)封裝的(de)數目，而(ér)這些連(lian)😍接點的(de)可⛱️靠性(xing)常常是(shì)造成電(diàn)路失效(xiào)的🔱主要(yao)原因。
    (3)在(zài)邏輯電(diàn)路的設(shè)計中，簡(jian)化設計(ji)的重點(dian)應該放(fang)在減少(shǎo)邏輯❄️器(qì)件的數(shu)目，其次(cì)才是減(jian)少門或(huò)輸入端(duan)的數目(mu)。因爲一(yī)般而言(yán)，與減少(shǎo)電路的(de)複雜度(du)相比較(jiào)，提高電(diàn)路的集(ji)成度對(duì)于提🥵高(gāo)系統可(kě)靠性的(de)效果更(gèng)爲明顯(xiǎn)。
    (4)多采用(yong)标準化(huà)、系列化(hua)的元器(qi)件，少采(cai)用特殊(shu)的或未(wèi)經定型(xing)和考驗(yàn)的元器(qì)件。
    (5)能用(yòng)軟件完(wán)成的功(gōng)能，不要(yao)用硬件(jian)實現。
    (6)能(neng)用數字(zi)電路實(shi)現的功(gong)能，不要(yao)用模拟(nǐ)電路完(wán)成，因🤩爲(wei)數字電(dian)路的可(ke)靠性和(hé)标準化(huà)程度相(xiàng)對較高(gao)✔️。但是，有(you)時模拟(ni)電路的(de)功🏃🏻能用(yong)數字電(diàn)路實現(xiàn)會導緻(zhi)器件數(shù)目的明(míng)顯增加(jiā)，這時就(jiu)要根據(jù)具體情(qíng)況統籌(chóu)考慮，力(lì)求選用(yòng)🐆最佳方(fāng)案。
    在簡(jiǎn)化設計(ji)時應注(zhu)意三點(dian)：：一是減(jiǎn)少元器(qi)件不會(hui)導緻其(qi)🍓它元💛器(qì)件承受(shòu)應力的(de)增加，或(huò)者對其(qí)它元👈器(qì)件的性(xìng)能要求(qiu)更加苛(kē)刻；二是(shì)在用一(yi)種元器(qì)件完成(chéng)多種功(gong)能時，要(yao)确認該(gāi)種器件(jian)在性能(néng)指标和(he)可靠性(xìng)方面是(shi)否能夠(gòu)同時滿(man)足幾個(ge)方面的(de)要求🔞；三(san)是爲滿(mǎn)足系統(tǒng)安全性(xing)、穩定性(xìng)、可測性(xing)、可維修(xiū)性或降(jiang)額和冗(rong)餘設計(ji)等的要(yào)求所增(zēng)加的電(diàn)路或元(yuán)器件不(bu)能省略(luè)。
    2. 低功耗(hào)設計
    電(diàn)子系統(tong)向着小(xiao)型化和(hé)高密度(du)化發展(zhan)，使得其(qi)内部熱(rè)功率密(mì)度增加(jia)，可靠性(xing)随之降(jiàng)低。降低(dī)電路的(de)功耗，是(shi)減少系(xi)統内部(bù)溫升的(de)主要途(tu)徑。這可(ke)以從兩(liǎng)方面着(zhe)手，一是(shì)盡量采(cǎi)用低功(gōng)耗器件(jiàn)，如在滿(man)足工作(zuo)速度的(de)情況下(xia)，盡量采(cǎi)用CMOS電路(lu)。而不用(yòng)TTL電路；二(er)是在完(wán)成規定(dìng)功能的(de)前🔞提下(xià)，盡量簡(jian)化邏輯(jí)電路，并(bing)更多的(de)讓🚩軟💃🏻件(jian)來完成(chéng)硬件的(de)功能，以(yǐ)減少🏒整(zheng)機硬件(jiàn)的數量(liàng)。
    3. 保護電(diàn)路設計(jì)
    電子系(xì)統在工(gong)作中可(kě)能會受(shou)到各種(zhong)不适當(dang)應力或(huo)外界幹(gan)擾信号(hào)的影響(xiǎng)，造成電(dian)路工作(zuo)不正常(cháng)，嚴重時(shí)會導緻(zhì)内😄部器(qi)件的損(sun)壞。爲此(ci)，在電路(lu)設計中(zhōng)，有必要(yao)根據具(jù)體情況(kuang)設計必(bi)要的保(bao)護電路(lù)。如在電(diàn)路的信(xìn)⁉️号輸入(ru)端設計(ji)靜電保(bao)護電路(lu)，在電源(yuan)輸入端(duan)設計浪(làng)湧幹擾(rao)抑制電(dian)路，在高(gāo)頻高速(su)電路中(zhōng)加入噪(zao)聲抑制(zhi)或吸收(shōu)網絡。具(ju)✍️體保護(hu)電路的(de)形式可(ke)參閱本(ben)書有關(guān)章節。
    4. 靈(líng)敏度分(fèn)析
    組成(chéng)電子系(xi)統的各(gè)個電路(lu)對于系(xì)統可靠(kào)性的貢(gong)🌍獻💞并不(bu)相同，而(er)組成電(diàn)路的各(ge)個元器(qi)件對于(yu)該電路(lu)可靠性(xing)的貢獻(xian)也不會(hui)一樣。常(chang)常會有(you)這樣的(de)情況，某(mou)個元器(qi)件💜的參(cān)數🔞退化(hua)嚴重，但(dan)對電路(lù)性能的(de)影響甚(shèn)微；而另(lìng)一個🌏元(yuan)器件稍(shāo)有變化(hua)，就對電(diàn)路性能(néng)産生顯(xiǎn)著‼️影響(xiang)。這是因(yīn)爲一個(ge)元器件(jian)對于電(dian)路⛹🏻‍♀️可靠(kao)性的影(ying)響（或一(yī)個子電(dian)路對于(yu)系統可(ke)靠性的(de)🔴影響）不(bú)僅取決(jué)于♌該元(yuan)器件（或(huo)子電路(lù)）自身的(de)質量，而(ér)且取決(jué)于該元(yuán)器件（或(huò)子電路(lù)）造成電(diàn)路（或系(xi)統）性能(neng)變化的(de)靈敏度(dù)。因此，在(zai)電路設(shè)計中，應(yīng)進行靈(ling)♉敏度分(fèn)析，确定(dìng)對🧡電路(lu)性能影(ying)響顯著(zhe)的關鍵(jian)元器☂️件(jian)或子電(diàn)路。對其(qi)進行重(zhong)🛀🏻點💰設計(jì)。靈敏度(du)分析可(kě)借🌈助于(yu)現有的(de)電路模(mó)拟器或(huò)邏輯模(mo)拟器完(wán)成。這是(shi)提高電(diàn)路🐉可靠(kao)性的一(yī)個經濟(jì)有效的(de)方法。
    5. 基(jī)于元器(qi)件的穩(wěn)定參數(shù)和典型(xing)特性進(jìn)行設計(jì)
    電路設(she)計通常(cháng)必須依(yī)據所選(xuan)用器件(jiàn)的參數(shù)指标⭐來(lai)進行。爲(wèi)☎️了保證(zheng)電路的(de)可靠性(xing)，隻要可(kě)能，電路(lu)性能應(yīng)☎️該基于(yú)器📐件的(de)最穩定(dìng)的參數(shù)來設計(ji)，同時應(yīng)留出一(yī)些允許(xu)🔆變化的(de)餘量。對(duì)于那些(xiē)由于工(gōng)藝離散(san)性以及(ji)随時間(jian)、溫度和(he)其它環(huán)境應力(lì)而變化(hua)的😘不太(tai)穩定的(de)🌈性能參(cān)數，設計(jì)時應給(gei)予更爲(wei)寬容的(de)限制。對(duì)于那些(xie)不确定(ding)的無法(fǎ)控制的(de)性能參(can)數，設計(jì)時不宜(yi)♉采納，否(fǒu)則無法(fǎ)保證電(diàn)路的可(ke)靠性和(hé)制造的(de)可重複(fu)性。如果(guǒ)産品手(shǒu)冊中 記(ji)載有所(suǒ)需的特(te)性曲線(xian)圖🚶、外部(bù)電路參(can)數或典(diǎn)型應用(yòng)電路時(shi)，應盡🈲可(ke)能使用(yong)該特性(xing)曲線或(huò)電路方(fang)案進行(hang)設計。
    6. 均(jun)衡設計(ji)
    在設計(ji)一個電(dian)子系統(tǒng)時，總是(shi)要先将(jiāng)其分割(ge)爲若幹(gàn)個👅電路(lù)💰塊，以便(bian)完成不(bú)同的功(gōng)能。在系(xi)統分割(ge)時，應注(zhu)意電路(lu)功能和(he)結構⛷️的(de)均衡性(xìng)，這樣對(dui)提高系(xì)✏️統可靠(kào)性有利(lì)。這主要(yao)體現在(zai)兩個方(fāng)面：一是(shì)每塊電(dian)路的功(gong)能應相(xiàng)對完整(zheng)，盡量減(jiǎn)少各個(ge)電路之(zhī)間🌈的聯(lian)接，以削(xuē)弱互連(lián)對電路(lù)可靠性(xing)的🧑🏾‍🤝‍🧑🏼影響(xiǎng)；二是各(gè)個電流(liu)所含元(yuan)器件的(de)數量不(bú)🔱要過于(yu)集中帶(dài)來的不(bú)可靠因(yin)素，同時(shí)👄也方便(biàn)了裝配(pei)工藝設(shè)計。
    7. 三次(ci)設計
    三(sān)次設計(jì)包括系(xi)統設計(ji)、參數設(she)計和容(rong)差設計(ji)。系統設(she)計是指(zhi)一般意(yi)義上的(de)設計；參(cān)數設計(jì)是利用(yong)正交設(shè)計法結(jie)㊙️合計算(suàn)機輔助(zhu)設計，找(zhǎo)到穩定(ding)性好的(de)合理參(can)數組，是(shi)三次設(she)計的💔核(he)心；容差(chà)設計則(ze)是在系(xi)統的最(zuì)佳參數(shu)組合确(què)定之後(hòu)，合理規(guī)劃組成(cheng)系統的(de)各個元(yuan)器件的(de)容差，使(shǐ)産品物(wu)美價廉(lián)。采用三(sān)次設計(jì)方法獲(huò)得的産(chan)品具有(you)高的信(xin)噪比，對(dui)于元器(qi)件的公(gong)差與老(lǎo)化、工作(zuo)和環境(jing)條件的(de)波動變(biàn)化等具(ju)有很強(qiang)的忍🤟受(shou)能力，保(bǎo)證長時(shí)間正常(chang)工作。因(yin)此，在所(suǒ)🔞采用的(de)元器⛹🏻‍♀️件(jian)質量等(deng)級相同(tóng)的條🐕件(jiàn)下，通過(guo)三次設(she)計的電(dian)路的可(kě)靠性明(ming)顯高于(yu)未作三(san)次設計(ji)的電路(lu)。
    8. 冗餘設(shè)計和降(jiang)額設計(ji)
冗餘設(shè)計也稱(cheng)餘度設(she)計，它是(shì)在系統(tǒng)或設備(bèi)中的關(guan)鍵電💋路(lù)部位，設(shè)計一種(zhong)以上的(de)功能通(tong)道，當一(yī)個功能(néng)☎️通道發(fa)生故障(zhàng)時，可🐅用(yong)另一個(ge)通道代(dài)替，從而(ér)可使局(ju)部故障(zhàng)不影響(xiang)整個系(xì)統或設(shè)備的正(zhèng)常工作(zuo)。采用冗(rǒng)餘設計(ji)，使得用(yong)相對低(dī)可靠的(de)元器件(jian)構成可(ke)靠的系(xi)統或設(shè)備成爲(wei)可能。但(dàn)是，采用(yòng)冗餘設(shè)✏️計會使(shi)電路的(de)複雜性(xing)以及系(xi)統的體(tǐ)積、重量(liàng)🐉、功耗和(hé)成本增(zeng)加，一般(ban)隻用于(yu)❄️那些安(an)全性要(yào)求非常(cháng)高而且(qie)難以維(wei)修的系(xi)統。
9. 可靠(kao)性預計(jì)
    爲了驗(yàn)證可靠(kao)性設計(jì)的效果(guo)，根據系(xi)統可靠(kào)性的要(yao)求😍，電路(lù)🐇設計完(wan)成後，可(kě)對關鍵(jian)電路的(de)失效率(lü)進行預(yù)計，預計(ji)所依據(jù)的模型(xing)和方法(fǎ)見國軍(jun1)标GJB299《電子(zi)設備可(kě)🌍靠性預(yu)計手冊(ce)》。
9.6.2 常用集(ji)成電路(lu)的應用(yong)設計規(guī)則
    在電(diàn)路設計(ji)時，除了(le)以上所(suǒ)述的通(tong)用設計(jì)原則之(zhī)外，還💋要(yao)根據💜所(suo)用器件(jiàn)的具體(tǐ)情況，采(cǎi)用不同(tong)的設計(jì)規則。下(xià)面給出(chū)用幾種(zhong)常用集(ji)成電路(lù)進行電(dian)路設計(ji)時應該(gai)遵循的(de)一些規(gui)則。這些(xiē)規則所(suǒ)依據的(de)設計原(yuan)理大多(duo)已經在(zài)本書的(de)有關章(zhāng)節裏予(yu)以闡🛀述(shu)，這裏不(bu)再贅述(shù)。
    1. TTL電路應(yīng)用設計(jì)規則
    (1) 電(diàn)源
    •穩定(dìng)性應保(bǎo)持在±5％之(zhī)内；
    •紋波(bo)系數應(yīng)小于5％；
    •電(diàn)源初級(ji)應有射(shè)頻旁路(lù)。
    (2)去耦
    •每(měi)使用8塊(kuai)TTL電路就(jiu)應當用(yòng)一個0.01~0.1μF的(de)射頻電(diàn)容器對(duì)電㊙️源👨‍❤️‍👨電(dian)壓進行(hang)去耦。去(qu)耦電容(rong)的位置(zhì)應僅可(kě)能地靠(kào)近集成(cheng)電路，二(èr)者之間(jiān)的距離(li)應在15cm之(zhi)内。每塊(kuai)印制⭕電(diàn)路闆也(yě)應用一(yī)隻容量(liang)更大🏃🏻‍♂️些(xiē)的低電(dian)感電容(róng)器對電(diàn)源進行(hang)去耦。電(diàn)容器類(lei)型的選(xuǎn)擇方法(fa)參見8.1.1節(jie)。
    (3)輸入信(xin)号
    •輸入(rù)信号的(de)脈沖寬(kuan)度應長(zhǎng)于傳播(bō)延遲時(shi)間，以免(miǎn)出✔️現反(fan)射噪聲(shēng)；
    •要求邏(luó)輯“0”輸出(chū)的器件(jiàn)，其不使(shi)用的輸(shu)入端應(ying)将其接(jie)地或與(yǔ)同一門(mén)電路的(de)在用輸(shu)入端相(xiàng)連；
    •要求(qiú)邏輯“1”輸(shu)出的器(qi)件，其不(bú)使用的(de)輸入端(duān)應連接(jie)到一個(ge)大🈲于2.7V的(de)電壓上(shang)。爲了不(bú)增加傳(chuan)輸延遲(chi)時間和(he)噪聲敏(mǐn)感度🐪，所(suo)接電壓(yā)不要超(chāo)過該電(dian)路的電(diàn)壓最大(da)額⭐定值(zhí)5.5V；
    •不使用(yong)的器件(jiàn)，其所有(yǒu)的輸入(rù)端都應(yīng)按照使(shi)功耗🥵最(zui)⭐低的方(fāng)法連接(jiē)，具體的(de)處理方(fang)法可參(cān)閱8.1.6節；
    •在(zài)使用低(di)功耗肖(xiao)特基TTL電(dian)路時，應(yīng)保證其(qí)輸入端(duan)不出現(xiàn)負電壓(yā)，以免電(diàn)流流入(rù)輸入箝(qian)位二極(jí)管；
    •時鍾(zhong)脈沖的(de)上升時(shi)間和下(xia)降時間(jiān)應盡可(ke)能的短(duan)，以便提(tí)高電路(lù)的抗幹(gàn)擾能力(lì)；
    •通常時(shí)鍾脈沖(chong)處于高(gao)态時，觸(chù)發器的(de)數據不(bú)應改變(bian)。若一例(li)外，應查(chá)閱有關(guān)的數據(ju)規範；
    •擴(kuo)展器應(ying)盡可能(neng)地靠近(jin)被擴展(zhan)的門，擴(kuò)展器的(de)節點上(shang)不能有(you)容性負(fù)載；
    •在長(zhang)信号線(xiàn)的接收(shōu)端應接(jiē)一個500Ω～1kΩ的(de)上拉電(diàn)阻，以便(biàn)增加噪(zào)聲容限(xiàn)和縮短(duǎn)上升時(shi)間。
    (4)輸出(chū)信号
    •集(jí)電極開(kāi)路器件(jian)的輸出(chu)負載應(ying)連接到(dào)小于等(deng)于最☎️大(da)‼️額定值(zhí)🈲的電壓(ya)上，所有(you)其它器(qì)件的輸(shu)出負載(zai)應連接(jiē)到VCC上；
    •長(zhang)信号線(xian)應該由(yóu)專門爲(wèi)其設計(jì)的電路(lù)驅動，如(rú)線🚩驅動(dòng)器、緩沖(chòng)器等；
    •從(cong)線驅動(dòng)器到接(jie)收電路(lù)的信号(hào)回路線(xiàn)應是連(lian)續的，應(ying)采用特(te)性阻抗(kang)約爲100Ω的(de)同軸線(xian)或雙扭(niǔ)線；
    •在長(zhǎng)信号線(xiàn)的驅動(dong)端應加(jiā)一隻小(xiao)于51Ω的串(chuàn)聯電阻(zu)，以🔴便✌️消(xiao)除可能(neng)出現的(de)負過沖(chòng)。
    (5)并聯應(yīng)用
    •除三(sān)态輸出(chū)門外，有(you)源上拉(la)門不得(dé)并聯連(lián)接。隻有(you)♉一種情(qing)況例外(wai)，即并聯(lian)門的所(suǒ)有輸入(ru)端和輸(shu)出端均(jun)并聯在(zai)一起，而(ér)且💋這些(xie)門電路(lu)封裝在(zai)同一外(wai)殼内；
    •某(mǒu)些TTL電路(lu)具有集(ji)電極開(kai)路輸出(chū)端，允許(xu)将幾個(ge)電路的(de)開集電(dian)極輸出(chū)端連接(jie)在一起(qi)，以實現(xian)“線與”功(gōng)能。但應(yīng)在該輸(shu)出端加(jia)一個上(shang)拉電阻(zu)，以便提(ti)供足夠(gòu)的驅⚽動(dong)信号和(he)提高抗(kàng)幹擾能(néng)力，上拉(lā)電阻的(de)阻值應(yīng)根據👉該(gai)電路的(de)扇出能(neng)力🏃🏻‍♂️來确(què)定。
    2. CMOS電路(lu)應用設(she)計規則(zé)
    (1)電源
    •穩(wen)定性應(ying)保持在(zài)±5％之内；
    •紋(wen)波系數(shu)應小于(yú)5％；
    •電源初(chu)級應有(yǒu)射頻旁(pang)路；
    •如果(guǒ)CMOS電路自(zì)身和其(qí)輸入信(xìn)号源使(shi)用不同(tong)的電源(yuan)，則開🤞機(ji)時應首(shǒu)先接通(tong)CMOS電源，然(ran)後接通(tōng)信号源(yuan)，關機時(shí)應該首(shǒu)先關閉(bì)信号源(yuán)，然後關(guān)閉CMOS電源(yuán)。 
    (2)去耦
    •每(měi)使用10～15塊(kuài)CMOS電路就(jiu)應當用(yong)一個0.01~0.1μF的(de)射頻電(diàn)容器對(dui)電源電(diàn)壓🧑🏾‍🤝‍🧑🏼進行(hang)去耦。去(qu)耦電容(róng)的位置(zhi)應僅可(kě)能地靠(kao)✔️近集成(cheng)電路，二(er)者之間(jian)的距離(lí)應在15之(zhī)内。每塊(kuài)印制🙇‍♀️電(dian)路闆⁉️也(yě)應用一(yī)隻容量(liàng)更大👣些(xiē)的低電(dian)感電容(rong)器對電(dian)源進行(háng)去耦。
    (3)輸(shū)入信号(hao)
    •輸入信(xìn)号電壓(ya)的幅度(dù)應限制(zhì)在CMOS電路(lù)電源電(diàn)壓範✉️圍(wei)之内☀️，以(yǐ)免‼️引發(fā)闩鎖；
    •多(duō)餘的輸(shū)入端在(zài)任何情(qing)況下都(dou)不得懸(xuan)空，應适(shì)當的連(lian)接到CMOS電(diàn)路的電(dian)壓正端(duān)或負端(duan)上；
    •當CMOS電(diàn)路由TTL電(diàn)路驅動(dong)時，應該(gai)在CMOS電路(lù)的輸入(rù)端與VCC之(zhi)間連一(yī)個上拉(la)電阻；
    •在(zai)非穩态(tài)和單穩(wen)态多諧(xié)振蕩器(qì)等應用(yong)中，允許(xǔ)CMOS電🏃🏻路有(yǒu)一定的(de)💞輸入電(diàn)流（通過(guo)保護二(er)極管），但(dàn)應在其(qí)輸入加(jia)接一隻(zhī)串聯電(dian)阻，将輸(shū)入電流(liu)限制在(zài)微安級(jí)的水平(ping)上。
    (4) 輸出(chū)信号
    •輸(shu)出電壓(ya)的幅度(du)應限制(zhì)在CMOS電路(lu)電源電(diàn)壓範圍(wei)之内，以(yǐ)免引發(fā)闩鎖；
    •長(zhang)信号線(xiàn)應該由(yóu)專門爲(wèi)其設計(jì)的電路(lu)驅動，如(ru)線🐪驅動(dòng)器、緩沖(chòng)器等；
    •應(yīng)避免在(zài)CMOS電流的(de)輸出端(duan)接大于(yu)500pF的電容(rong)負載；
    •CMOS電(dian)路的扇(shàn)出應根(gen)據其輸(shū)出容性(xìng)負載量(liang)來确定(dìng)，通🛀🏻常㊙️可(kě)按🏃🏻‍♂️下式(shì)計算：     
                                      ( 9.6 )
式(shi)中，FO爲扇(shàn)出，CL爲CMOS電(dian)路的額(é)定容性(xing)負載電(dian)容，0.8是容(rong)性負載(zǎi)的😍降額(e)系數，CI爲(wèi)CMOS電路的(de)額定輸(shu)入電容(róng)。
    (5)并聯應(yīng)用
    •除三(san)态輸出(chū)門外，有(you)源上拉(lā)門不得(de)并聯連(lián)接。隻有(you)一⭕種😄情(qíng)況例👄外(wai)，即并聯(lián)門的所(suǒ)有輸入(ru)端均并(bìng)聯在一(yi)起🈚，而且(qie)這些門(men)電路封(feng)裝在同(tóng)一外殼(ké)内。
    3.線性(xìng)放大器(qi)應用設(she)計規則(zé)
    (1) 電源
    •穩(wěn)定性應(yīng)保持在(zai)±1%之内；
    •紋(wen)波系數(shu)應小于(yu)1％；
    •電源初(chū)級應有(you)射頻旁(pang)路；
    (2) 去耦(ou)
    •每使用(yòng)10塊線性(xìng)集成電(dian)路就應(yīng)當用一(yī)個0.01~0.1μF的射(shè)頻電容(rong)💔器對電(diàn)源電壓(yā)進行去(qù)耦。去耦(ou)電容的(de)位置應(ying)僅可能(néng)地靠近(jìn)集成電(dian)路，二者(zhě)之間的(de)距離應(ying)在15cm之内(nèi)。每塊印(yìn)💘制電路(lu)闆也應(ying)用一隻(zhī)容量更(geng)大些的(de)低電🌈感(gǎn)電容器(qi)對電源(yuan)進行去(qù)耦。
    (3) 輸入(rù)信号
    •差(cha)模輸入(ru)電壓和(hé)共模輸(shū)入電壓(ya)均不應(ying)超過它(ta)們的🌂最(zui)大額🐆定(ding)值的60％；
    •所(suo)有不使(shǐ)用的輸(shū)入端均(jun)應按照(zhao)使功耗(hao)最低的(de)方式進(jin)行連接(jiē)；
    •如果器(qi)件具有(you)兩個以(yi)上的外(wài)部調整(zheng)點，必須(xū)多次調(diao)整，僅一(yi)次是不(bú)行的。
    (4) 輸(shu)出信号(hào)
    •長信号(hao)線應該(gāi)由專門(men)爲其設(shè)計的電(dian)路驅動(dòng)，如線驅(qu)動器、緩(huan)沖器等(děng)；
    •從線驅(qū)動器到(dao)接收電(diàn)路的信(xin)号回路(lu)線應采(cǎi)用連續(xu)🏃同軸線(xian)🧑🏽‍🤝‍🧑🏻或雙扭(niǔ)線，其特(tè)性阻抗(kàng)應與連(lian)接端口(kǒu)的阻抗(kàng)相匹配(pei)。
    4. 線性電(dian)壓調整(zhěng)器應用(yòng)設計規(gui)則
    (1)輸入(ru)電壓
    •輸(shū)入電壓(ya)不應超(chao)過其最(zui)大額定(ding)值的80％；
    •差(chà)分輸入(rù)電壓應(ying)該比推(tuī)薦的最(zuì)小電壓(yā)大20％，以保(bao)持适🥰當(dang)的輸🌈出(chu)電壓。
    (2)輸(shu)出負載(zai)
    •最大輸(shu)出負載(zǎi)不得超(chao)過其最(zuì)大額定(dìng)值的80％；
    •如(ru)果器件(jiàn)内部沒(méi)有包含(hán)短路保(bao)護電路(lù)，則應設(shè)計外部(bu)短路保(bao)護電路(lù)。
    (3)散熱
    •電(dian)壓調整(zhěng)器應該(gāi)安裝散(sàn)熱器，其(qi)散熱面(miàn)積應能(néng)夠散掉(diào)器件承(chéng)受最大(dà)功率時(shi)所産生(sheng)的熱量(liàng)。
9.6.3 印制電(diàn)路闆布(bu)線設計(jì)
    目前電(dian)子元器(qi)件用于(yu)各類電(diàn)子設備(bèi)和系統(tong)時，仍然(ran)以印制(zhì)電路闆(pan)爲主要(yào)裝配方(fang)式。實踐(jiàn)證明，即(ji)使電原(yuan)理圖設(shè)計正确(què)，印制電(diàn)路闆布(bu)線設計(jì)不當，也(ye)會對器(qi)件的可(kě)靠性産(chǎn)生不利(lì)的影響(xiǎng)。例如，将(jiāng)印制電(dian)路闆用(yòng)于裝配(pèi)高速數(shù)字集成(chéng)電路時(shi)，電路上(shàng)出現的(de)瞬變電(diàn)☎️流通過(guo)印制導(dǎo)線時，會(huì)産生沖(chòng)擊電流(liu)。如果印(yìn)制導📐線(xian)♊的阻抗(kang)比較大(da)，特别是(shi)電感較(jiao)大時，這(zhè)種沖擊(ji)電流的(de)幅值會(hui)很大，有(yǒu)可🌈能對(duì)器件造(zao)成損害(hài)。如果印(yin)制闆兩(liang)條細平(píng)行線靠(kao)得很🏃🏻‍♂️近(jìn)，則會形(xing)成信号(hào)波形的(de)延遲，在(zài)傳輸線(xiàn)的終端(duān)形成反(fan)射噪聲(shēng)。因此，在(zài)設計印(yìn)制闆布(bu)線的時(shí)候，應注(zhù)意采用(yòng)正确的(de)方法。
    1. 電(dian)磁兼容(rong)性設計(ji)
    電磁兼(jiān)容性（EMC）是(shì)指電子(zǐ)系統及(jí)其元部(bù)件在各(gè)種電磁(cí)環境🐅中(zhong)仍能夠(gòu)協調、有(yǒu)效地進(jin)行工作(zuò)的能力(lì)。EMC設計的(de)目的是(shi)既能抑(yì)制各😍種(zhong)外來的(de)幹擾，使(shǐ)電路和(hé)設備在(zai)規定的(de)電磁環(huán)境中能(neng)正常工(gōng)作，同時(shi)又能減(jiǎn)少其本(ben)🙇🏻身對其(qí)它設備(bèi)的電磁(cí)幹擾。
    由(you)于瞬變(bian)電流在(zài)印制線(xian)條上所(suo)産生的(de)沖擊幹(gan)擾🈲主要(yào)是由印(yìn)制導線(xiàn)的電感(gǎn)成分造(zào)成的，因(yin)此，應盡(jìn)量減少(shao)印制導(dao)線的電(dian)感🐕量。印(yin)制導線(xian)的電感(gǎn)量與其(qí)長度成(chéng)正比，并(bing)随其寬(kuān)度的增(zēng)加而下(xia)降，故短(duan)而粗的(de)導線對(duì)于抑制(zhì)幹擾是(shi)有利的(de)。
    時鍾引(yǐn)線、行驅(qu)動器或(huò)總線驅(qū)動器的(de)信号線(xian)常常載(zǎi)有大的(de)瞬變電(diàn)流，其印(yin)制導線(xian)要盡可(kě)能地短(duan)；而對于(yú)電源線(xiàn)和地線(xiàn)⛷️這樣的(de)難以縮(suo)短長度(du)的布線(xian)🔞，則應在(zai)🏃‍♀️印制闆(pan)面積和(he)線條密(mi)度允許(xu)👌的條件(jiàn)下盡可(kě)能加大(da)布線的(de)寬度。對(duì)于一般(bān)電路，印(yìn)制導線(xian)寬度選(xuǎn)在1.5mm左右(you)，即可完(wán)全滿足(zu)要求；對(duì)于集成(chéng)電路，可(kě)選爲0.2mm~1.0mm。
    采(cai)用平行(hang)走線可(ke)以減少(shao)導線電(diàn)感，但導(dao)線之間(jiān)的互感(gǎn)和分布(bu)電容增(zēng)加，如果(guǒ)布局允(yǔn)許。最好(hǎo)采用井(jǐng)字形網(wǎng)狀地線(xiàn)結構🐅，具(jù)體做法(fa)是印制(zhì)闆的一(yī)面橫向(xiàng)布線🔞，另(ling)一面縱(zong)向布㊙️線(xian)，然後在(zài)交叉孔(kong)處用鉚(mao)釘✂️或金(jīn)屬化孔(kǒng)相連。
    爲(wèi)了印制(zhi)印制導(dǎo)線之間(jiān)的串擾(rǎo)，在設計(jì)布線時(shí)應盡量(liàng)避免長(zhǎng)距離的(de)平行走(zǒu)線，盡可(ke)能拉開(kāi)線與線(xian)之間的(de)距🍓離，信(xin)号線❤️與(yǔ)地線及(ji)電源線(xiàn)盡可能(néng)不交叉(chā)。在使用(yòng)一般電(diàn)路時🏃，印(yìn)制導線(xian)間隔和(hé)長度設(she)計💰可以(yi)參考表(biǎo)9.7所列規(guī)則。在一(yī)些對幹(gan)擾十分(fèn)敏感的(de)✂️信号線(xiàn)之間可(kě)以設置(zhi)一根接(jie)地的印(yin)🏒制線，也(yě)可有效(xiao)地抑制(zhì)串擾。

爲(wèi)了抑制(zhi)出現在(zài)印制線(xiàn)條終端(duan)的反射(shè)幹擾，除(chú)了特殊(shu)需要之(zhi)外，應盡(jin)可能縮(suo)短印制(zhi)線的長(zhǎng)度和采(cai)用慢速(su)電路。必(bi)要時☔可(kě)加🔞終端(duān)匹配，即(ji)在傳輸(shū)線的💜末(mò)端對地(di)和電源(yuán)端各加(jia)接一個(gè)相同阻(zǔ)值的匹(pi)配電阻(zu)。根據經(jing)驗，對一(yi)般速度(dù)較👨‍❤️‍👨快的(de)TTL電路🏃🏻‍♂️，其(qí)印制線(xiàn)條長于(yu)10cm以上時(shi)就應加(jia)終端匹(pi)配措施(shi)。匹配電(diàn)阻的阻(zu)值應根(gen)據集📐成(cheng)電路的(de)輸出驅(qu)動電流(liu)及吸收(shōu)電流的(de)最大值(zhí)來決🍓定(ding)。當使用(yòng)74F系列的(de)TTL電路時(shí)，匹配電(dian)阻可采(cǎi)用330Ω，其等(deng)效的💯終(zhong)端阻抗(kàng)爲165Ω。
    爲了(le)避免高(gao)頻信号(hào)通過印(yìn)制導線(xiàn)産生的(de)電磁輻(fu)射，在💁印(yin)✔️制電路(lù)闆布線(xiàn)時，還應(yīng)注意以(yi)下要點(diǎn)：
    (1) 盡量減(jian)少印制(zhì)導線的(de)不連續(xu)性，例如(rú)導線寬(kuan)度不要(yao)突變，導(dao)線的拐(guai)角大于(yu)90O，禁止環(huan)狀走線(xiàn)等。這樣(yàng)也有利(li)于提高(gao)印✊制導(dao)線耐焊(han)接熱的(de)能力。
    (2)時(shi)鍾信号(hao)引線最(zuì)容易産(chan)生電磁(cí)輻射幹(gàn)擾，走線(xiàn)時應與(yǔ)🌈地線回(hui)路相靠(kào)近，不要(yao)在長距(ju)離内與(yǔ)信号線(xiàn)并行。
    (3)總(zong)線驅動(dòng)器應緊(jin)挨其欲(yu)驅動的(de)總線。對(dui)于那些(xiē)離開印(yìn)制電路(lù)闆的引(yǐn)線，驅動(dòng)器應緊(jin)挨着連(lián)接器。
    (4)數(shu)據總線(xiàn)的布線(xiàn)應每兩(liǎng)根信号(hào)線之間(jiān)夾一根(gen)信💔号🔞地(dì)線。最好(hao)是緊挨(āi)着最不(bu)重要的(de)地址引(yǐn)線放置(zhì)地回🍓路(lù)，因爲後(hòu)者常載(zai)有高頻(pin)電流。
(5)在(zài)印制闆(pan)布置高(gāo)速、中速(su)和低速(sù)邏輯電(dian)路時，應(ying)按照圖(tu)9.41的方式(shì)排列器(qi)件。

  2. 接地(dì)設計
隻(zhi)要布局(ju)許可，印(yìn)制闆最(zuì)好做成(cheng)大平面(mian)接地方(fāng)式🌈，即印(yin)制闆的(de)一面全(quán)部用銅(tóng)箔做成(chéng)接地平(ping)面，則另(ling)一面作(zuò)爲信号(hao)布線。這(zhè)樣做有(yǒu)許多好(hao)處：
    (1)大接(jie)地平面(miàn)可以降(jiàng)低印制(zhi)電路的(de)對地阻(zǔ)抗，有效(xiao)😍地抑制(zhì)印制闆(pan)另一面(miàn)信号線(xiàn)之間的(de)幹擾和(he)噪聲‼️。例(li)如，由于(yú)平行導(dao)線之間(jiān)的分布(bù)電容在(zài)導線接(jie)近接地(di)平面時(shi)會‼️變小(xiǎo)，因此大(dà)接💃🏻地平(ping)面可使(shi)印制線(xian)之間的(de)串擾明(míng)顯削💃弱(ruò)。
    (2)大接地(dì)平面起(qi)着電磁(ci)屏蔽和(hé)靜電屏(píng)蔽的作(zuo)用，可減(jiǎn)少外界(jie)🚶‍♀️對電路(lù)的高頻(pin)輻射幹(gàn)擾以及(ji)減少電(dian)路對外(wài)界的高(gao)頻🌍輻射(shè)💯幹擾。
(3)大(dà)接地平(píng)面還有(you)良好散(san)熱效果(guǒ)，其大面(mian)積的銅(tóng)箔🏒尤如(rú)金屬散(sàn)熱片，迅(xùn)速向外(wai)界散發(fā)印制電(diàn)路闆中(zhōng)的熱量(liàng)。

 如果無(wu)法采用(yòng)大接地(di)平面，則(ze)應在印(yìn)制電路(lù)闆的周(zhōu)圍設計(jì)接地總(zong)線，接地(dì)總線的(de)兩端接(jie)到系統(tong)的公共(gong)🏃‍♀️接地點(dian)上。接地(dì)總線應(ying)盡可能(neng)地寬，其(qí)寬度至(zhì)少應爲(wèi)2.5mm。
    數字電(diàn)路部分(fen)與模拟(nǐ)電路部(bu)分以及(ji)小信号(hào)電路和(he)大功率(lü)電路應(ying)該分别(bié)并行饋(kuì)電。數字(zì)地與模(mó)拟地在(zai)☀️内部不(bú)得相連(lian)，屏蔽地(di)與電源(yuan)地分别(bié)設置，去(qù)耦濾波(bō)電容應(ying)就近接(jiē)地。
    3. 熱設(she)計
    從有(yǒu)利于散(san)熱的角(jiǎo)度出發(fā)，印制闆(pǎn)最好是(shì)直立安(ān)裝，闆與(yu)闆之間(jiān)的距離(lí)一般不(bú)要小于(yú)2cm，而且元(yuan)器件在(zài)印🙇‍♀️制闆(pǎn)上的💜排(pai)列方式(shi)應遵循(xún)一定的(de)規則：
    (1)對(dui)于采用(yong)自由對(dui)流空氣(qì)冷卻方(fang)式的設(shè)備，最好(hǎo)是将集(jí)成電路(lu)（或其他(tā)元器件(jian)）安縱長(zhǎng)方式排(pái)列，如圖(tú)🏃🏻9.42 (a)所示；對(dui)于采用(yong)強制空(kong)氣冷卻(que)（如用風(feng)扇冷卻(què)）的設備(bei)，則應按(àn)橫長方(fāng)式配置(zhi)，如圖9.42 (b)所(suo)示。
    (2)同一(yī)塊印制(zhì)闆上的(de)元器件(jiàn)應盡可(ke)能按其(qi)發熱量(liàng)大小及(jí)耐熱程(cheng)度分區(qu)排列，發(fā)熱量小(xiao)或耐熱(rè)性差的(de)元器件(jiàn)（如小信(xin)号晶體(ti)管、小規(gui)模集成(cheng)電路、電(dian)解電容(róng)器等）放(fàng)在✂️冷卻(que)氣🌈流的(de)最上遊(yóu)（入口處(chu)），發熱量(liàng)大或耐(nai)熱☎️性好(hǎo)的元‼️器(qi)件（如功(gong)率晶體(tǐ)管、大規(guī)模集成(cheng)電路等(děng)）放在冷(leng)卻氣流(liú)的最下(xia)遊（出口(kǒu)處）。
    (3)在水(shuǐ)平方向(xiàng)上，大功(gōng)率器件(jiàn)盡量靠(kào)近印制(zhi)闆邊沿(yán)布置，以(yi)便縮短(duan)傳熱途(tu)徑；在垂(chui)直方向(xiang)上，大功(gōng)率器件(jiàn)盡量靠(kao)近印制(zhi)闆上方(fāng)布置，以(yi)便減少(shǎo)這些器(qì)件工作(zuò)時對其(qí)它元器(qi)件溫度(du)的影響(xiang)。
(4)溫度敏(mǐn)感器件(jiàn)最好安(an)置在溫(wēn)度最低(di)的區域(yù)（如設備(bei)👄的底👌部(bu)），千萬不(bú)要将它(tā)放在發(fā)熱元器(qì)件的正(zheng)上方，多(duo)🤟個器件(jian)最♍好是(shì)在水平(ping)面上交(jiao)錯布局(jú)。
設備内(nei)印制闆(pǎn)的散熱(rè)主要依(yi)靠空氣(qì)流動，所(suǒ)以在設(shè)計時要(yao)研究空(kōng)氣流動(dong)路徑，合(hé)理配置(zhì)元器件(jian)或印制(zhì)電路闆(pǎn)。空氣流(liú)動時總(zong)是趨向(xiang)于阻力(li)小的地(dì)方流動(dong)，所以在(zai)印制電(dian)路闆上(shàng)配置元(yuan)器件時(shí)，要避免(miǎn)在某個(gè)區域留(liú)有較大(da)的空域(yu)。如圖9.43 (a)所(suo)示的那(na)樣，冷卻(que)空氣大(da)🤩多從此(ci)空域中(zhōng)流走，而(er)元💃器件(jiàn)密集區(qu)🐆域很少(shǎo)有空氣(qi)流過，這(zhè)樣散熱(rè)效果就(jiu)大大降(jiang)低。如果(guǒ)象圖9.43 (b)那(nà)樣在空(kōng)😄域中加(jia)上一排(pai)器件，雖(sui)然裝配(pèi)密🈲度提(tí)高了，但(dàn)由于冷(leng)卻空氣(qi)的通路(lu)阻抗均(jun)勻，使空(kōng)🔅氣流動(dòng)也絕緣(yuán)，從而使(shi)散熱效(xiao)果改善(shan)。整機中(zhōng)多塊🔴印(yìn)制電路(lù)闆的配(pèi)置也應(yīng)㊙️注意同(tong)樣問題(ti)。
 
大量實(shi)踐經驗(yàn)表明，采(cǎi)用合理(lǐ)的元器(qì)件排列(lie)方式，可(ke)以⛷️有效(xiào)地降低(di)印制電(dian)路的溫(wēn)升，從而(ér)使器件(jian)及設備(bei)的故障(zhang)率明顯(xiǎn)下降。
    此(cǐ)外，在高(gao)可靠應(ying)用場合(he)，應該采(cai)用銅箔(bo)厚一些(xiē)的✨印制(zhi)電路闆(pǎn)基材，這(zhè)不僅可(ke)以增強(qiang)印制闆(pan)的散熱(re)能力，而(er)且有利(li)于降低(di)印❌制導(dao)線的電(dian)阻值，提(tí)高機械(xie)強度。如(rú)選用銅(tóng)箔厚度(dù)爲70μm的印(yin)制闆，相(xiàng)對于銅(tong)箔厚度(du)爲35μm的印(yìn)制闆，印(yìn)制導線(xian)的電阻(zǔ)值可降(jiang)低1/2，散熱(re)能力可(ke)增加一(yī)倍，而且(qie)在容易(yi)遭受劇(ju)烈的振(zhen)動和❤️沖(chong)擊的環(huan)境✉️中，不(bú)容易出(chu)現斷線(xiàn)之類的(de)機械故(gù)障。
    〔實例(lì)〕集成電(diàn)路在印(yin)制闆上(shàng)的排列(lie)方式對(duì)其溫升(shēng)的影響(xiǎng)
圖9.44給出(chū)了大規(gui)模集成(cheng)電路（LSI）和(hé)小規模(mo)集成電(dian)路（SSI）混合(he)安😍裝情(qíng)況下的(de)兩種排(pái)列方式(shì)，LSI的功耗(hào)爲1.5W，SSI的功(gong)耗爲0.3W。實(shi)測結果(guo)表明，圖(tú)9.44(a)所示方(fāng)式使LSI的(de)溫升達(da)50℃，而圖9.44 (b)輻(fú)射導緻(zhì)的LSI的溫(wen)升爲40℃，顯(xiǎn)然采納(nà)後面一(yī)種方式(shì)對降低(dī)LSI的失效(xiào)率更爲(wei)有利。

   這(zhe)個例子(zi)也說明(míng)，應該盡(jìn)可能地(di)使印制(zhi)闆上元(yuan)器件的(de)溫升趨(qū)于均勻(yun)，這有助(zhu)于降低(di)印制闆(pǎn)上的器(qi)件的溫(wen)度峰值(zhi)。 

      文章整(zheng)理：跳線(xiàn) /